AMD Ryzen 9000 – kolejne szczegółowe informacje o mikroarchitekturze Zen 5 i Zen 5c dla nadchodzących procesorów

W czasie trwania AMD Zen 5 Tech Day w Los Angeles poznaliśmy szczegóły na temat budowy nowej mikroarchitektury Zen 5. Teraz jednak AMD uzupełnia te informacje o konkretne dane i potwierdza wcześniejsze wypowiedzi. Nowe procesory Ryzen 9000 otrzymają bardziej rozbudowany i szybszy podsystem pamięci podręcznej, więcej jednostek ALU i AGU, skuteczniejszą predykcję instrukcji i wsparcie dla 512-bitowych rejestrów instrukcji wektorowych AVX.

AMD uzupełnia informacje z prezentacji procesorów Ryzen 9000 w Los Angeles. Znamy teraz konkretne dane i parametry nowej mikroarchitektury Zen 5 i Zen 5c. Nowe jednostki CPU m.in. mogą pochwalić się szybszym przetwarzaniem instrukcji, m.in. dzięki rozbudowanej pamięci cache L1 i L2.

AMD Ryzen 9000 i Ryzen AI 300 – Charakterystyka mikroarchitektury Zen 5 dla procesorów nowej generacji

Choć wiele informacji, które przedstawiliśmy w naszej relacji z AMD Zen 5 Tech Day w Los Angeles, czyli oficjalnej prezentacji nowych procesorów Ryzen 9000 i Ryzen AI 300, pokrywa się z obecnie udostępnionymi danymi, firma teraz ujawniła bardziej szczegółowe dane na temat swojej nowej mikroarchitektury Zen 5 i Zen 5c. Bez zbędnych przedłużeń, nowe jednostki CPU będą posiadały ulepszoną predykcję instrukcji, która ma eliminować cykle procesora, w których ten nie wykonuje żadnych instrukcji (bubble). Powiększono rozmiar pamięci L1 BTB (Branch Target Buffer) do 16 tys. wpisów oraz zmodernizowano predyktor TAGE. Pamięć BTB przechowuje adresy docelowe skoków, natomiast algorytm TAGE realizuje do dwóch skoków w jednym cyklu zegara i potrafi przewidzieć do trzech skoków na cykl zegara. Ponadto stos adresów zwrotnych został powiększony z 32 w Zen 4 do 52 w Zen 5. Powiększono także pojemność bufora L2 ITLB (Instruction Translation Lookaside Buffer) z 512 wpisów w Zen 4 do 2048 wpisów w Zen 5, podczas gdy pojemność bufora L1 ITLB pozostała na niezmienionym poziomie 64 wpisów. Mikroarchitektura Zen 5 pozwala również na pobranie do dwóch instrukcji o rozmiarze maksymalnie 64 bajtów z pamięci ITLB na cykl zegara z dwóch odrębnych miejsc.

AMD Ryzen 9000 oraz Ryzen AI 300 – poznaliśmy rozmiar bloków CCD Zen 5 oraz monolitycznego układu Strix Point

Dużym zmianom poddano również proces zaczytywania danych do dekodowania. W mikroarchitekturze Zen 5 i Zen 5c każdy z wątków logicznych SMT otrzymał własny potok dekodujący, który potrafi zdekodować do 4 instrukcji na cykl zegara. Procesory Ryzen 9000 będą posiadały szesnastodrożną pamięć OpCache, która może przechowywać do 6 instrukcji, a następnie przesyłać je za pomocą dwóch niezależnych potoków danych, z których każdy może przesłać do 6 instrukcji na cykl zegara. Dodatkowo procesor jest w stanie wysłać jednocześnie do 8 instrukcji do jednostek całkowitoliczbowych (Int) i zmiennoprzecinkowych (FP) w jednym cyklu zegara. Nowe jednostki będą również dysponowały 6 jednostkami arytmetyczno-logicznymi (ALU), gdzie 3 funkcjonują jako mnożniki, a pozostałe 3 sterują gałęziami. Cztery jednostki generowania adresów AGU (służące do obliczania adresów pamięci, pod które procesor ma się odwołać, na przykład w celu pobrania lub zapisu danych) mają możliwość przetwarzania do 4 adresów z pamięci na cykl zegara. Zwiększa to wydajność operacji, gdyż ładowanie i zapisywanie danych może być wykonywane szybciej w sposób równoległy.

AMD Ryzen 9000 oraz AMD Ryzen AI 300 – pełna specyfikacja procesorów Zen 5 Granite Ridge i Strix Point dla PC

Okna wykonawcze schedulerów dla tych jednostek również uległy rozwojowi, przez co scheduler dla jednostek ALU może jednocześnie rozważać do 88 instrukcji na cykl zegara, a scheduler AGU do 56 instrukcji na cykl. Ponadto schedulery zostały zintegrowane z macierzami wieku instrukcji, dzięki czemu mogą sprawniej planować wykonywanie instrukcji procesora. Rejestr adresów fizycznych jest 64-bitowy i posiada 240 wejść, natomiast re-order buffer (ROB) ma 448 wejść. Powiększono również pamięć cache L1D (Data) do 48 KB w Zen 5 (wzrost z 32 KB w Zen 4), a także poprawiono przepustowość, zwiększając liczbę kanałów danych z 8 do 12. AMD podaje czas dostępu do tej pamięci na 4 cykle zegara. Cztery potoki danych Load/Store mogą obsługiwać kombinację do 4 operacji odczytu lub 2 operacji zapisu na cykl. Przepustowość pamięci cache L2 o pojemności 1 MB została określona na 64 bajty na cykl zegara. Dodatkowo, bufor DTLB L1 (Data Translation Lookaside Buffer) został powiększony z 72 wpisów w Zen 4 do 96 wpisów w Zen 5, a bufor DTLB L2 z 3072 w Zen 4 do 4096 w Zen 5. Bufor DTLB L1 obsługuje wszystkie rozmiary stron, podczas gdy DTLB L2 obsługuje wszystkie rozmiary stron z wyjątkiem 1 GB. Te usprawnienia umożliwiają szybsze tłumaczenie adresów wirtualnych na fizyczne.

AMD Bald Eagle Point – firma pracuje nad odświeżonymi procesorami Strix Point z dodatkowym cache L4

Zwiększono również rozmiar kolejek odczytu i zapisu, co pozwala na obsługę większej liczby operacji jednocześnie i poprawia równoległość. Zwiększono także zdolność buforów do łączenia zapisów, co optymalizuje zapisywanie danych do pamięci i zmniejsza liczbę operacji zapisu. Poprawiono skalowanie i kolejkowanie porządkowania odczytów. Wprowadzono nowy prefetcher 2D, który poprawia zarówno prefetching strumieniowy, jak i regionowy (techniki pobierania danych z pamięci, zanim będą one potrzebne, co zmniejsza opóźnienia). Jednostka zmiennoprzecinkowa (FP) umożliwia odczyt dwóch pełnych 512-bitowych instrukcji wektorowych AVX i zapis pojedynczej instrukcji na jeden cykl zegara. Dodatkowo procesor dysponuje 4 potokami wykonawczymi dla instrukcji oraz 2 potokami dla rejestrów L/S. Scheduler dla jednostki FP został zmodernizowany z dwudrożnego w Zen 4 do trzydrożnego w Zen 5, a jego możliwości zostały poprawione, umożliwiając rozważanie o 6 instrukcji więcej niż w architekturze Zen 4 (38 vs 32). AMD podaje również, że instrukcje typu FADD są wykonywane w ciągu 2 cykli.

AMD Ryzen 5 9600X pojawił się w przedsprzedaży na kanadyjskim Amazonie. Chip może być tylko nieco droższy od Ryzena 5 7600X

Wszystkie te ulepszenia mają znacząco przyspieszyć pracę procesora, skupiając się na szybszych i równoległych operacjach zapisu, odczytu, translacji adresów oraz skuteczniejszej predykcji instrukcji. AMD skoncentrowało się na zoptymalizowaniu mikroarchitektury Zen 5, aby większość instrukcji działała w trybie 1T, co oznacza, że odczyt, przetworzenie instrukcji oraz zapis jej wyniku odbywa się w jednym cyklu zegara. To zwiększa przepustowość, zmniejsza opóźnienia oraz pozwala na lepsze wykorzystanie zasobów procesora, co przekłada się na lepszą wydajność końcową. Standardowy rdzeń Zen 5 ma mieć większą pamięć cache L3 w porównaniu do “kompaktowych” rdzeni Zen 5c (w przypadku AMD Ryzen AI 9 HX 370 wygląda to następująco – cztery rdzenie Zen 5 dysponują łącznie 16 MB cache L3, natomiast pozostałe 8 rdzeni Zen 5c posiada 8 MB cache L3 – jest to doprecyzowanie, bowiem w LA firma nie wspomniała o tym, że Zen 5c ma w rzeczywistości mniejszy cache L3). Mikrorchitektura Zen 5 jest również zaprojektowana z myślą o wysokich taktowaniach zegara, podczas gdy Zen 5c jest dostosowana do niższych zegarów, co ma na celu zmniejszenie zużycia mocy. Poza tymi różnicami oba warianty rdzenia nie różnią się pod względem wydajności zapisu, odczytu i przetwarzania instrukcji na cykl (IPC), zestawu obsługiwanych instrukcji ani wsparcia dla SMT.

AMD Ryzen 9 9950X3D, Ryzen 9 9900X3D oraz Ryzen 7 9800X3D – nowe informacje o procesorach Zen 5 z 3D V-Cache

Jeśli chodzi o układy SoC w procesorach Ryzen 9000, to otrzymamy 28 linii PCIe 5.0, obsługę 3 portów USB 3.2 Gen 2 typu-C, USB 3.2 Gen 2 typu-A oraz jedno złącze USB 2.0. Najważniejszą nowością w tym zakresie są jednak szybsze kontrolery pamięci RAM DDR5, wspierające natywną prędkość 5600 MT/s. Warto zauważyć, że nie zmieniło się natomiast wyposażenie w jednostki graficzne: nadal znajdziemy 2 jednostki CU RDNA 2 dla zintegrowanego iGPU (nadal jest to zatem Radeon 610M) oraz możliwość podłączenia maksymalnie 4 monitorów. SoC przewiduje również obsługę maksymalnie dwóch chipletów, z których każdy ma 8 rdzeni i 16 wątków. Na koniec, warto wspomnieć, że AMD zaznaczyło w prezentacji, iż chiplety CCX wykorzystujące architekturę Zen 5 oraz wariant Zen 5c mają mniejsze wymiary fizyczne, ale szczegóły na ten temat można znaleźć w tym miejscu.

Źródło: PurePC, AMD

Reakcja

0%0Pozytywnie0%0Neutralnie 0%0Negatywnie

Twoje emocje

0%0Lubię to!

0%0Super0%0Ekscytujący 0%0Ciekawy0%0Smieszny0%0Smutny0%0Wściekły0%0Przerażony0%0Szokujący0%0Wzruszający0%0Rozczarowany0%0Zaskoczony

Co sądzisz?

0%0Prawda0%0Manipulacja0%0Fake news

0

0Ulub

Oryginalne źródło ZOBACZ